- 地点
- 上海,中国
- 工作方式
- 现场办公
- 类型
- 全职
- 发布
- 2025-10-03
- 部门
- 执行服务
- 编号
- 327748R
职责
- 使用 FPGA 硬件和高性能 C++ 设计和实现用于实时控制的交易规则引擎,实现确定性执行与市场的快速交互。
- 在 Linux 中实现无锁数据结构和并发控制。
- 使用内核旁路(例如 Rivermax)构建低延迟网络应用程序。
- 分析系统性能并解决延迟瓶颈。
- 与跨资产类别的全球 IT、量化专家和交易员合作。
- 为生产系统提供 3 级支持。
必备要求
- 7+ 年 FPGA(Verilog/VHDL)和低延迟 C++ 开发经验。
- 精通 C++17/20/23、Linux 系统编程、并发。
- 深入了解 FPGA 工具链(Vivado、Quartus)、时序收敛。
- 具有高速网络和硬件加速经验。
- 在共享内存 IPC 和无锁系统方面拥有深厚的背景。
- 计算机科学、电气工程或相关领域的学位。
- 注重性能和精确度驱动。
- 在快节奏环境中茁壮成长的实践工程师。
- 协作沟通者。
- 自我激励,热衷于解决复杂的技术挑战。
优先条件
- 熟悉市场微观结构和交易协议(FIX、ITCH)者优先。
Responsibilities
- Design and implement trading rules engines for real-time control using a mix of FPGA hardware and high-performance C++, enabling deterministic execution and rapid interaction with markets.
- Implement lock-free data structures and concurrency control in Linux.
- Build low-latency network applications using kernel bypass (e.g., Rivermax).
- Analyze system performance and resolve latency bottlenecks.
- Collaborate with global IT, quantitative experts, and traders across asset classes.
- Provide level 3 support for production systems.
Must Have
- 7+ years of experience in FPGA (Verilog/VHDL) and low-latency C++ development.
- Expert in C++17/20/23, Linux system programming, and concurrency.
- In-depth knowledge of FPGA toolchains (Vivado, Quartus) and timing closure.
- Experience with high-speed networking and hardware acceleration.
- Strong background in shared-memory IPC and lock-free systems.
- Degree in Computer Science, Electrical Engineering, or a related field.
- Performance-focused and precision-driven.
- Hands-on engineer who thrives in a fast-paced environment.
- Collaborative communicator.
- Self-motivated with a passion for solving complex technical challenges.
Preferred
- Familiarity with market microstructure and trading protocols (FIX, ITCH) is a plus.
公司简介
瑞银是全球最大、唯一一家真正的全球财富管理公司。我们通过四个业务部门运营:全球财富管理、个人和企业银行、资产管理和投资银行。我们的全球影响力和广泛的专业知识使我们在竞争对手中脱颖而出。我们在 50 多个国家/地区的所有主要金融中心都有业务。
